久久精-久久经典视频-久久加久久-久久极品视频-一区二区福利视频-一区二区不卡在线观看

　　Modelsim SE最新版是一款非常好用的HDL語(yǔ)言仿真軟件，軟件擁有統(tǒng)一的調(diào)試和仿真環(huán)境，支持VHDL，Verilog，SystemVerilog等多種混合語(yǔ)言，并提供包括代碼覆蓋在內(nèi)的全面調(diào)試環(huán)境，可以很好的加速FPGA開發(fā)，實(shí)驗(yàn)室培訓(xùn)和測(cè)試。

【功能特點(diǎn)】

　　一、【高級(jí)代碼覆蓋率】

　　ModelSim的高級(jí)代碼覆蓋功能和易用性降低了利用這一寶貴驗(yàn)證資源的障礙。

　　ModelSim高級(jí)代碼覆蓋功能為系統(tǒng)驗(yàn)證提供了有價(jià)值的指標(biāo)。所有覆蓋信息都存儲(chǔ)在統(tǒng)一覆蓋數(shù)據(jù)庫(kù)（UCDB）中，該數(shù)據(jù)庫(kù)用于收集和管理高效數(shù)據(jù)庫(kù)中的所有覆蓋信息。可以使用分析代碼覆蓋率數(shù)據(jù)的覆蓋實(shí)用程序，例如合并和測(cè)試排名。覆蓋結(jié)果可以交互式查看，模擬后或多次模擬運(yùn)行合并后查看。代碼覆蓋度量可以按實(shí)例或設(shè)計(jì)單位報(bào)告，從而提供管理覆蓋數(shù)據(jù)的靈活性。

　　二、【混合HDL仿真】

　　ModelSim將仿真性能和容量與模擬多個(gè)模塊和系統(tǒng)以及實(shí)現(xiàn)ASIC門級(jí)別簽核所需的代碼覆蓋和調(diào)試功能相結(jié)合。全面支持Verilog，SystemVerilog for Design，VHDL和SystemC為單語(yǔ)言和多語(yǔ)言設(shè)計(jì)驗(yàn)證環(huán)境提供了堅(jiān)實(shí)的基礎(chǔ)。ModelSim易于使用且統(tǒng)一的調(diào)試和仿真環(huán)境為當(dāng)今的FPGA設(shè)計(jì)人員提供了他們不斷增長(zhǎng)的高級(jí)功能以及使他們的工作高效的環(huán)境。

　　三、【有效的調(diào)試環(huán)境】

　　ModelSim調(diào)試環(huán)境為Verilog，VHDL和SystemC提供了廣泛的直觀功能，使其成為ASIC和FPGA設(shè)計(jì)的首選。

　　ModelSim通過(guò)智能設(shè)計(jì)的調(diào)試環(huán)境簡(jiǎn)化了發(fā)現(xiàn)設(shè)計(jì)缺陷的過(guò)程。ModelSim調(diào)試環(huán)境有效地顯示設(shè)計(jì)數(shù)據(jù)，以便分析和調(diào)試所有語(yǔ)言。

　　ModelSim允許在保存結(jié)果的仿真后以及實(shí)時(shí)仿真運(yùn)行期間使用許多調(diào)試和分析功能。例如，coverage查看器使用代碼覆蓋率結(jié)果分析和注釋源代碼，包括FSM狀態(tài)和轉(zhuǎn)換，語(yǔ)句，表達(dá)式，分支和切換覆蓋率。

　　信號(hào)值可以在源窗口中注釋并在波形查看器中查看，通過(guò)對(duì)象及其聲明之間以及訪問(wèn)文件之間的超鏈接導(dǎo)航簡(jiǎn)化調(diào)試導(dǎo)航。

　　可以在列表和波形窗口中分析競(jìng)爭(zhēng)條件，增量和事件活動(dòng)。可以輕松定義用戶定義的枚舉值，以便更快地了解模擬結(jié)果。為了提高調(diào)試效率，ModelSim還具有圖形和文本數(shù)據(jù)流功能。

　　ModelSim與Mentor的旗艦?zāi)M器Questa共享一個(gè)共同的前端和用戶界面。這樣，如果客戶需要更高的性能并支持高級(jí)驗(yàn)證功能，則可以輕松升級(jí)到Questa。